SFP+是应用于10Gbit/s以太网和8.5Gbit/s光纤通道系统的最新型可插拔光模块。这种模块的设计目的是通过更小的体积和更低的成本，提供更高的接入密度，最终提高用户接入容量。

半导体和模块厂商已经开始提供可以用于一部分系统架构的SFP+产品。本文就将介绍这些产品，并深入探讨它们能为SFP+带来哪些优势。

SFP+的结构

图1显示了应用于光纤通道和以太网的典型SFP+模块结构框图。其中，前两种结构正在标准化。第

图：1．  SFP+模块的结构包括a)限幅、b)线性和c)同步结构。

一种是限幅结构，它与现有的SFP模块最接近，由一个激光器、TOSA、ROSA和一个限幅放大器构成。第二种是线性结构，它主要用于采用多模光纤的10Gbit/s长距离以太网连接，因此要求具备线性光接收能力。第三种结构为同步结构，它与SFP+完全兼容，目前尚未标准化。这种结构在发射和/或接收路径上集成了CDR功能，解决了大多数高速系统存在的信号失真问题。

目前10Gbit/s模块（包括300pin、XENPAK、XPAK、X2、XFP）的主板设计对光链路性能基本不存在影响，因此与物理层的兼容性比较好。然而，系统、模块和IC的相互作用影响了兼容性，导致目前SFP+的设计存在诸多新挑战。将1/0判别放在模块之外的线性结构并不适合SFP+，而同步结构的设计相对容易些。

发射端的考虑

由于IEEE和光纤通道标准对光接口的要求非常严格，同时线性和限幅结构的发射端未对定时抖动进行校准，所以这两种SFP+模块都需要极高质量的ASIC/SerDes发射器。SFP+规范还没有对ASIC/SerDes的抖动性能提出要求，而只给出了B点的抖动限值。这就给系统制造商和ASIC/SerDes提供商带来了很大的设计挑战，必须在不同的生产（IC封装和PCB组装）和使用环境（温度、电压、湿度等）中保证其性能。

B接口处的抖动分配到主板和IC上，要求很小的抖动，这大大提高了此处的设计难度。目前的SFP+设计草稿允许最大0.1UIpp（即10.3125Gbit/s时9.7皮秒）的数据相关性抖动（DDJ）和0.055UIpp（即10.3125Gbit/s时5.3皮秒）的脉宽收缩（PWS）。这个要求与SONET/SDH系统对抖动的要求非常相近。SONET/SDH的抖动要求是0.1UIpp，而它的物理层根本无法达到以太网或光纤通道那么低的成本。

保证如此高的抗抖动能力必须考虑统计分析和信道间保护，而且必须把所有可能产生抖动的因素都

图2．  几种不同因素造成的抖动共同构成了整个模块的抖动。它们包括：1）ASIC/SerDes输出抖动（包括半导体性能、IC封装等）；2）ASIC/SerDes预加重；3）由其它因素（包括温度、湿度、制造等）导致的SFI通道损失；4）SFI通道回损；5）串扰，可能导致脉宽收缩。

要考虑在内。图2所示为改良后的模型，标注了可能产生抖动的几个因素。每种因素都会影响非同步型SFP+的制造成本。

由于本征抖动是一个矢量（有相位信息），上面提到产生抖动的因素同时作用时，可能会比在实验室中分别测量到的抖动之和小。这是不同相位的抖动相互抵消所致。但是，这种相互抵消的效果在IC/系统制造环境中根本无法控制，因此也不可能用于解决抖动问题。而且，一旦SFP+模块插上使用，现场的环境还会产生不确定影响。因此必须考虑峰峰值的算术和，而且模块制造商还必须考虑所有可能产生抖动的因素，保证输出在允许范围之内。

为了解决抖动问题，一些半导体制造商已经设计出专用的转发IC，可以减小10Gbit/s串行ASIC电路对抖动的要求。这种IC与ASIC相比，帮助SFI接口提高了设计的灵活性。当然，它并不能完全解决抖动问题。主板、SFI转发器和光模块之间的相互影响决定了模块的兼容性。如果将转发器置于激光器驱动电路的右侧，它们之间的SFI接口就会一直产生更多的抖动。

如果在SFP+发射端增加一个时钟和数据恢复器（CDR），以上主板和模块的设计问题就会得到极大的简化。这个CDR可以重置模块内的抖动预算，消除发射端ASIC和模块之间的转发IC，从而极大地减少ASIC对抖动性能的要求。

图3．  在发射端插入转发器或CDR，可以重置整个模块的抖动预算。

这样就产生了如图3所示的同步结构。虽然增加CDR同时也会增加SFP+模块的功率消耗，但是总功率还是会满足1W的功率要求。CDR将光模块的抖动重置，提供了高性能的主板和模块接口。我们可以预见，CDR的加入会逐渐降低开发、测试和制造的成本，保证SFP+提供与X2/XFP一致的性能和灵活性。

接收端的考虑

在接收端，SFP+同步、限幅和线性结构之间的差别非常明显。在限幅结构中，二进制1/0根据信号强度判决，而不是根据时间判决，这导致波形变成平顶，而光电转换后信号的抖动仍然没有消除。光纤通道和以太网中限幅结构输出抖动规范暂定的限值分别是0.71UIpp和0.7UIpp。

另外，限幅结构除了以上提到的抖动因素外，还有一种特殊的抖动，即PWS。一个窄信号通过损耗介质传播，受到衰减时就会产生这种抖动。这就要求电路具备足够的带宽以恢复接收到的信号。

图4．  脉宽压缩给设计带来诸多挑战。

图4说明了8.5Gbit/s光纤通道系统的PWS问题。图中显示，发生脉宽收缩时，SFP+接收端必须能够接收相当于13.3Gbit/s的信号，然后从主通道传输到ASIC，再作恢复。

由于13.3Gbit/s信号经过SFI通道后会劣化，而且会产生附加的本征抖动和随机抖动，因此会对ASIC芯片带来不利影响。虽然ASIC一般都会设计有补偿SFI的均衡器，但是速率过高时它并不能完全补偿抖动。这种有缺陷的补偿方式会减小误码性能的冗余。如果将限幅结构直接应用到10Gbit/s以太网中，由于比8.5Gbit/s光纤通道的传输速率更高、距离更长，它遇到的问题就会更严重。

对于具备同步能力的接收端，上述的PWS根本不会造成任何问题。图5显示，在接收端增加CDR功

图5.在接收端加入CDR，有助于解决PWS带来的问题。

能，PWS将得到有效抑制，导致SFP+的抖动从0.7UIpp降低到0.25UIpp。当然，CDR会消耗一部分功率，但是只要在接收端集成一个限幅放大器，就可以满足SFP+的1W功率要求。

这样一来，带CDR功能的SFP+模块可以保证主板上PCB到ASIC信号的低抖动与高速性能。系统设计师只需要设计稳定清晰的模块输出，确保通过强度和相位进行1/0判别的准确性，保证物理层的标准兼容性即可。而且，这种架构有助于最大化主板集成度，成功地解决了主板与模块接口的标准兼容问题。

最后一种接收接口的输入始终是线性的，因此被称为线性接口。这种接口的线性特性有助于主板上的电色散补偿（EDC）电路恢复高衰落信号。由于10Gbit/s以太网LRM应用的传输距离非常长，光信号经过此种多模光纤衰耗的很厉害，所以线性接口非常适合于此种场合。线性结构的接收眼图可以完全关闭，导致抖动测量无法进行。最近人们提出了一种适用于线性接口的测试方法，它利用了LRM的相对噪声（RN）或波形失真损失（WDP）。

由于在此种接口中，1/0判决并非完全在模块中完成，所以相当于将大部分兼容要求转移到了主板上。事实上，它要求接收路径在整个使用过程中保持非常好的线性能力。然而即使在最优的情况下，串扰和SFI/模块信号的反射损失都会影响线性性能。即使将EDC芯片从模块内移到主板上，这种线性接口的性能也很难满足规范要求。而且它的增益比限幅结构小，导致输出功率小，信号难以恢复。

当然，仔细设计的EDC可以补偿LRM损耗。尽管EDC会增加功率消耗和物理层的成本，但线性接口还是可以应用于接收链路的。

总结

本文谈到的三种结构都存在成本、功率和性能问题。附表对比总结了这三种结构的可能成本和支持的链路类型。

系统、模块和IC设计者已经为高速光通信市场提供了不同的SFP+结构。根据应用的性能和成本要求，人们可以选择不同的结构。稳固的物理层设计保证了器件可以满足不同使用场合的要求，而且系统设计师不需要考虑与物理层的兼容问题和可插拔的互操作性，可以灵活地将其应用到板卡设计中。